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秒表设计实验

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 楼主 | 2019-10-28 14:57 | 只看该作者 |退出气泡模式 回帖奖励 |倒序浏览 |阅读模式
一 实验说明
秒表的逻辑结构较简单,它主要由、显示译码器、分频器、十进制计数器、报警器和6进制计数器组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲,除此之外,整个秒表还需有一个启动信号和一个归零信号,以便秒表能随意停止及启动。
秒有共有6个输出显示,分别为百分之一秒、十分之一秒、秒、十秒、分、十分,所以共有6个计数器与之相对应,6个计数器的输出全都为BCD码输出,这样便与同显示译码器的连接,当计时达60分钟后,蜂鸣器鸣响1声。

二 结构组成
四个10进制计数器:用来分别对百分之一秒、十分之一秒、秒和分进行计数;
两个6进制计数器:用来分别对十秒和十分进行计数;
分频器:用来产生100HZ计时脉冲;
显示译码器:完成对显示的控制。

三 实验内容及步骤
1.        根据电路持点,可在教师指导下用层次设计概念。将此设计任务分成若干模块,规定每一模块的功能和各模块之间的接口。让几个学生分做和调试其中之一,然后再将各模块合起来联试。以培养学生之间的合作精神,同时加深层次化设计概念。
2.        了解软件的元件管理深层含义,以及模块元件之间的连接概念,对于不同目录下的同一设计,如何熔合。
3.        适配划分前后的仿真内容有何不同概念,仿真信号对象有何不同,让学生有更深一步了解。熟悉了FPGA设计的调试过程中手段的多样化。
4.        按适配划分后的管脚定位,同相关功能块硬件电路接口连线。
5.        所有模块全用VHDL语言描述。
6.        内部结构图如图50-1所示。

四 实验连线
信号名        方向        管脚        端口说明
sys_clk        Input        PIN_129        系统时钟,20MHz,接ADJ_CLK(1111)
sys_rst_n(stop)        Input        PIN_126        系统复位,接拨码开关,低电平有效
sys_en(start)        Input        PIN_127        使能端,接拨码开关,高电平有效
LED[0]        output        PIN_84        LED[0]// LED[0]~ LED[7]接数码管的8段
LED[1]        output        PIN_85        LED[1]
LED[2]        output        PIN_86        LED[2]
LED[3]        output        PIN_87        LED[3]
LED[4]        output        PIN_30        LED[4]
LED[5]        output        PIN_31        LED[5]
LED[6]        output        PIN_32        LED[6]
LED[7]        output        PIN_33        LED[7]
SEL[0]        output        PIN_1        //接数码管位选端,在拨码开关的旁边
SEL[1]        output        PIN_2       
SEL[2]        output        PIN_3       
Speaker        output        PIN_105       


图3  秒表内部结构示意图
沙发
 楼主 | 2019-10-28 15:18 | 只看该作者
只需要顶层程序啊
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